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有限脉冲响应(FIR)和无限脉冲响应(IIR)滤波器都是常用的数字信号处理算法——尤其适用于音频处理应用。因此，在典型的音频系统中硬件加速器，处理器内核的很大一部分时间用于FIR和IIR滤波。数字信号处理器上的片内FIR和IIR硬件加速器也分别称为FIRA和IIRA，我们可以利用这些硬件加速器来分担FIR和IIR处理任务，让内核去执行其他处理任务。在本文中，我们将借助不同的使用模型以及实时测试示例来探讨如何在实践中利用这些加速器。
图1.FIRA和IIRA系统方框图。
图1显示了FIRA和IIRA的简化方框图，以及它们与其余处理器系统和资源的交互方式。
在本文中，我们将讨论针对不同应用场景充分利用这些加速器的各种模型。
实时使用FIRA和IIRA
图2.典型实时音频数据流。
图2显示了典型实时PCM音频数据流图。一帧数字化PCM音频数据通过同步串行端口(SPORT)接收，并通过直接存储器访问(DMA)发送至存储器。在继续接收帧N+1时，帧N由内核和/或加速器处理，之前处理的帧(N-1)的输出通过SPORT发送至DAC进行数模转换。
加速器使用模型
如前所述，根据应用的不同，可能需要以不同的方式使用加速器，以最大限度分担FIR和/或IIR处理任务，并尽可能节省内核周期以用于其他操作。从高层次角度来看，加速器使用模型可分为三类：直接替代、拆分任务和数据流水线。
直接替代
拆分任务
数据流水线
图3说明了音频数据帧如何在不同加速器使用模型的三个阶段之间传输——DMA IN、内核/加速器处理和DMA OUT。它还显示了通过采用不同的加速器使用模型将FIR/IIR全部或部分处理转移到加速器上，与仅使用内核模型相比，内核空闲周期如何增加。
图3.加速器使用模型比较。
SHARC处理器上的FIRA和IIRA
以下ADI SHARC®处理器系列支持片内FIRA和IIRA（从旧到新）。
这些处理器系列：
ADSP-2156x的FIRA/IIRA改进
ADSP-2156x是SHARC处理器系列中的最新的产品。它是第一款单核1 GHz SHARC处理器，其FIRA和IIRA也可在1 GHz下运行。ADSP-2156x处理器上的FIRA和IIRA与其前代ADSP-SC58x/ADSP-SC57x处理器相比，具有多项改进。
性能改进功能改进
添加了ACM支持，以尽量减少进行加速器处理所需的内核干预。此模式主要具有以下新特性：
实验结果
在本节中，我们将讨论在ADSP-2156x评估板上，借助不同的加速器使用模型实施两个实时多通道FIR/IIR用例的结果
用例1
图4显示用例1的方框图。采样率为48 kHz硬件加速器，模块大小为256个采样点，拆分任务模型中使用的内核与加速器通道比为5:7。
表1显示测得的内核和FIRA MIPS数量，以及与仅使用内核模型相比获得的节约内核MIPS结果。表中还显示了相应使用模型增加的额外输出延迟。正如我们所看到的，使用加速器配合数据流水线使用模型，可节约高达335内核MIPS，但导致1块(5.33 ms)的输出延迟。直接替代和拆分任务使用模型也分别可节约98 MIPS和189 MIPS，而且未导致任何额外的输出延迟。
图4.用例1方框图。
表1.用例1的内核和FIR/IIRA MIPS总结
用例2
图5显示用例2的方框图。采样率为48 kHz，模块大小为128个采样点，拆分任务模型中使用的内核与加速器通道比为1:1。
与表1一样，表2也显示了此用例的结果。正如我们所看到的，使用加速器配合数据流水线使用模型，可节约高达490内核MIPS，但导致1模块(2.67 ms)的输出延迟。拆分任务使用模型可节约234内核MIPS，而没有导致任何额外输出延迟。请注意，与用例1中不同，在用例2中内核使用频域（快速卷积）处理，而非时域处理。这就是为何处理一个通道所需的内核MIPS比FIRA MIPS少的原因，这可导致直接替代使用模型实现负的内核MIPS节约。
图5.用例2方框图。
表2.用例2的内核和FIR/IIRA MIPS总结
结论
在本文中，我们看到如何利用不同的加速器使用模型实现所需的MIPS和处理目标，从而将大量内核MIPS转移到ADSP-2156x处理器上的FIRA和IIRA加速器。
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